近年來,隨著ESG意識抬頭,企業為求永續經營,無不使出渾身解數規劃自身的ESG步驟與時程。在半導體業,降低芯片內晶體管的漏電,減少耗能,就是一種實踐環境永續性的具體作法,而降低漏電也成了多年來電晶體架構革命性演進的主要驅動力。
在平面式晶體管架構中,通道長度(Channel length)因工藝技術隨著摩爾定律越縮越短,當低于數十納米時,短通道效應(Short-channel effects)所導致的漏電就越來越嚴重,因此在2000年有了3D鰭式晶體管(FinFET)原型架構的誕生[1],并于2011-2012年開始實現商業化的量產。
鰭式晶體管架構是將原本平面的源極(Source)和漏極(Drain)轉變成立體結構,讓柵極(Gate)三面包覆通道,使得柵極與通道之間的接觸面積變大,提升柵極控制電子的能力,因而可以降低漏電。但隨著工藝技術不斷的推進,通道長度持續縮減,研發工程師很快地理解到,當柵極與通道之間的接觸面積縮小到某一程度后,漏電將再度成為一個必須面對的課題。
因此,在鰭式晶體管商業化生產幾年后,各研究單位與重要的電機電子工程師學會會議就開始醞釀與討論新一代晶體管架構的研發技術藍圖,雖然最終各家對于新一代晶體管架構的名稱莫衷一是,但其核心的概念都是要增加柵極與通道之間的接觸面積以進一步提升柵極控制電子的能力。
之前鰭式架構的柵極是三面包覆通道,為求在縮減通道長度的狀況下,增加柵極控制電子的能力,新一代的架構是讓柵極四面整個包覆通道,稱為環繞式柵極晶體管(GAAFET)架構。全球主要先進工藝的晶圓代工廠都已經揭示采用環繞式柵極架構的時程[2],這當中又以韓國三星(Samsung)最為積極,率先在3納米工藝節點采用環繞式柵極架構,并于2022年正式發布投產[3]。
第一個采用Samsung環繞式柵極架構工藝的不是一般消費性產品,而是用于挖礦專用的ASIC芯片Whatsminer M565++(MicroBT),與消費性產品最大的不同是Whatsminer M565++芯片僅有邏輯單元,并沒有內存單元,雖然贏得了全球第一個量產環繞式柵極晶體管的矚目眼光,但顯然在工藝良率上的挑戰仍大。
經過一年多的技術提升與優化,Samsung第一個一般消費性產品采用環繞式柵極架構工藝終于在2024年發布,產品是用于Samsung Galaxy Watch 7的處理器-Exynos W1000,采用的工藝技術為Samsung在2023年推出的第二代環繞式柵極架構3納米工藝節點。
雖然環繞式柵極晶體管有較佳的效能,但相較于發展已相當多年,工藝相對成熟的鰭式晶體管工藝,環繞式柵極晶體管的工藝更為復雜且遭遇的技術挑戰困難許多,為了達到工藝與晶體管效能的優化,工藝研發上勢必導入不少技術創新,本次泛銓科技利用高空間解析的穿透式電子顯微鏡(Transmission electron microscope, TEM)搭配能量色散X-射線光譜(Energy dispersive X-ray spectroscopy, EDS)帶你一窺Samsung環繞式柵極晶體管的工藝細節。
我們這次所研究的產品是用于Samsung Galaxy Watch 7的處理器-Exynos W1000,其采用的工藝技術為Samsung第二代環繞式柵極架構3納米工藝節點[4],由Samsung官網所公開的信息,新的3納米工藝環繞式柵極架構在單核與多核的效能上比前一代(仍是鰭式晶體管架構)分別提升了3.4與3.7倍[5]。
圖1a與b為我們這次購買Samsung Galaxy Watch 7的正面與背面照,拆開手表后可以看到主要的PCB版(圖1c),板子上由黃色虛線方框標示的就是本次分析的主角Exynos W1000,其表面雷射刻號可以由圖1d清楚看到,在去除封裝體后,我們可以看到整個芯片的樣貌與標志編號。
圖1, a & b Samsung Galaxy Watch 7的正面與背面照,c 主PCB版光學顯微鏡圖,Exynos W1000由黃色虛線方框標示,d Exynos W1000特寫光學顯微鏡圖,e Exynos W1000去除封裝體后光學顯微鏡圖,芯片標志編號為S5E5535。
欲了解Exynos W1000工藝的第一步,我們可以由聚焦離子束截面(Focused ion beam cross-section, FIB CS)分析開始,圖2左側大圖為芯片的截面圖,由圖中我們可以清楚看到Exynos W1000的工藝為一層保護層(Passivation layer)加上15層的金屬層(Metal layer),其中最上層的金屬層(M15)也就是重布線層(Redistribution layer, RDL),除了由截面分析獲得Exynos W1000的初步工藝信息,透過逐層的平面去層(Parallel mapping)我們可以了解各金屬層的布局(Layout)。
圖2,左側大圖為Exynos W1000截面聚焦離子束分析截面圖,右側分別為M15、M14、M13的光學顯微鏡圖。
圖2右側是我們利用全平面去層技術,將Exynos W1000由M15處理到M13的光學顯微鏡圖。根據Samsung官網的信息[5],Exynos W1000有一個高效能的大核心CPU,Arm Cortex-A78與4個小核心CPU,Arm Cortex-A55,GPU部分則是2核心的Arm Mali-G68 GPU,這些主要的CPU與GPU核心位置分別以不同顏色的虛線方框標示于圖3中。
圖3, M13光學顯微鏡圖,CPU與GPU分別以不同顏色虛線方框表示,A78為Cortex-A78,A55為Arm Cortex-A55,GPU為Arm Mali-G68 GPU。
Exynos W1000是全球第一個用于一般消費性產品采用環繞式柵極架構的微處理器,到底這新的架構與目前主流的鰭式架構有甚么差異,就讓我們利用最先進的穿透式電子顯微鏡與絕倫的分析技術,一一為你解開它的神秘面紗。
我們分析的位置是每個微處理器都會有的6T-SRAM(Static random-access memory)區域,圖4左側大圖是6T-SRAM的平面穿透式電子顯微鏡(PVTEM)照片,6T-SRAM是由六個晶體管所構成,包含兩個PMOS與四個NMOS,其單位胞(Unit cell)由綠色虛線方框標示,藉由EDS mapping分析(圖4右側小圖),我們可以獲得組成元素的分布圖,由分析的結果顯示,Samsung新一代的環繞式柵極架構并沒有出現有別于先前Samsung FinFET 4nm鰭式架構的新元素。
圖4,左側大圖為6T-SRAM平面STEM圖,單位胞由綠色虛線方框標示,I, II, III, IV分別為XTEM的分析方向,I方向為Along Gate,II方向為Along S/D,III方向為Along N-GAA,IV方向為Along P-GAA,右側小圖為左側大圖各個元素的EDS Mapping分析結果。
由于環繞式柵極架構較為復雜,平面加上截面觀察才能完全顯現其3D結構,因此我們分別在四個方向(圖4左側大圖內以I, II, III, IV標示)以截面穿透式電子顯微鏡(XTEM)分析,來清楚解析環繞式柵極架構的細節。
圖5為這四個方向的XTEM照片,由圖5I可以清楚的看到無論是P-Fin或是N-Fin上方都有三個信道,信道側邊可以由圖5III & IV觀察到,因此通道四方都完全被柵極所環繞,這與我們先前發布的Samsung鰭式架構TEM照片有很大的差異。
圖5, XTEM圖,分析方向為沿著圖4左側大圖所標示的四個方向,黃色劍號標示為P-Fin位置。
通道的數量與截面積都是決定晶體管在作動時能夠乘載多大電流的關鍵參數,由高解析的TEM照片(圖6),我們可以獲得更多環繞式柵極架構的細節,圖6a與c清楚地顯示出P-Fin與N-Fin在I方向(Along gate)上的通道截面積有明顯的差異,N-Fin上的通道截面積明顯比P-Fin上的通道截面積大,而由III (Along N-GAA,圖6b)與IV(Along P-GAA,圖6 d)方向的TEM照片結果顯示,P-Fin與N-Fin上的通道側邊面積大小并沒有明顯差異,我們將通道相關的關鍵尺寸(Critical dimension, CD)整理在表1中。
圖6, a & c分別是PMOS與NMOS沿著I方向(Along Gate)在信道位置的TEM放大圖,W & H定義為通道寬度與高度的關鍵尺寸,b PMOS沿著IV方向(Along P-GAA)在信道側壁位置的TEM放大圖,d NMOS沿著III方向(Along N-GAA)在信道側壁位置的TEM放大圖。
表1, 通道關鍵尺寸量測表,量測位置標示于圖6a。
由PVTEM與XTEM照片,我們可以清楚知道比起鰭式架構,環繞式柵極架構在工藝上的復雜度與困難度都高出許多,導入多項新的工藝,包含磊晶成長(SiGe/Si epitaxy, S/D epitaxy)、蝕刻(Fin reveal, cavity etch, NW release)、…等等[6],由于工藝節點已來到只有數納米尺度,為讓晶體管能夠發揮最佳效能,工藝要求的規格已經到了原子級的嚴謹程度,多一排或少一排原子最后都會造成晶體管在效能上的差異或甚至失效。
舉晶體管最重要的電性參數之一臨界電壓(Threshold voltage, Vth)為例,臨界電壓是柵極控制信道電流開(”1”)與關(”0”)的關鍵,實務上,臨界電壓越小越好,臨界電壓的大小與柵極/信道之間功函數(Work function)的差異有正相關,而功函數的差異與材料的特性與堆棧(Stacking)質量有關[7],為求精準地控制功函數的差異,柵極/介電層/信道堆棧結構的接口平整度就扮演了相當重要的角色,由圖7左側大圖我們可以清楚看到環繞式柵極堆棧與接口平整度的狀況,右側小圖為部分元素的EDS Mapping,可以了解高介電材料與柵極的組成元素的分布狀況。
圖7,左側大圖為NMOS沿著III方向(Along N-GAA)在信道側壁位置的高解析TEM圖,右側較小倍率的小圖為其中四個元素(N, Hf, Ti, Al)的EDS Mapping分析結果。
由圖4到圖7,我們也清楚的認知到,要分析先進晶體管架構的工藝細節,具有高空間分辨率的穿透式電子顯微鏡將是一個唯一且不可或缺的工具[8]。
綜合上述的結果與說明,我們可以清楚的了解到工藝技術的創新是推進晶體管架構不斷演進的底氣,也是芯片整體效能能夠持續提升重要的驅動力,環繞式柵極將不會是晶體管架構的終點;因應越趨復雜的工藝架構、多樣的材料、以及原子等級的結構尺寸,材料分析也必須與時俱進,以獲得精準的實驗結果。
[1] D. Hisamoto, W.-C. Lee, J. Kedzierski, H. Takeuchi, K. Asano, C. Kuo, E. Anderson, T.-J. King, J. Bokor, and C. Hu, IEEE Transactions on Electron Devices, 2320-2325, 2000.
[2] Intel預計在Intel 18A導入RibbonFET架構 (https://www.intel.com.tw/content/www/tw/zh/foundry/process.html),tsmc預計在N2導入Nanosheet FET架構 (https://www.anandtech.com/show/18832/tsmc-outlines-2nm-plans-n2p-brings-backside-power-delivery-in-2026-n2x-added-to-roadmap),Samsung則是預計在3nm導入多橋通道場效晶體管FET(MBCFET)架構 (https://news.samsung.com/tw/三星投產gaa架構3納米工藝芯片)。
[3] https://news.samsung.com/tw/三星投產gaa架構3納米工藝芯片
[4] https://www.techinsights.com/zh-tw/node/58215
[5] https://semiconductor.samsung.com/processor/wearable-processor/exynos-w1000/
[6] P. Eyben et al., “3D-carrier Profiling and Parasitic Resistance Analysis in Vertically Stacked Gate-All-Around Si Nanowire CMOS Transistors”, DOI: 10.1109/IEDM19573.2019.8993636; N. Loubet et al., “A Novel Dry Selective Etch of SiGe for the Enablement of High Performance Logic Stacked Gate-All-Around NanoSheet Devices”, DOI: 10.1109/IEDM19573.2019.8993615.